Jak "tlustě" je připojen jednotlivý chiplet CPU k IO die. Jestli to chápu správně, tak i základní EPYC 2 (8-core) bude sice moci využívat plného osazení RAM slotů (8-channel 8(16?)DIMM), ale jeho paměťová průchodnost bude patrně omezena souhrnem rychlostí jeho IF?
Kolika ciplety (CCX) budou realizovany EPYCy2 s nízkým počtem jader? Například 8-core (2 chiplety každý s jedním CCX)?