Názor k článku AMD vydalo 96jádrové procesory s 3D V-Cache Genoa-X. Zen 4 s víc než gigabajtem cache od Jim_Keller - Pointa je ale ta, že když tomu člověk...

Pointa je ale ta, že když tomu člověk rozumí, jako že na to potřebuje alespoň základy v assembleru, tak ví že jak SVE tak i RVV umí fungovat i ve fixním režimu. Jenom prostě nepoužiješ ty instrukce na modifikaci délky a počtu registrů jako to umí RVV a bude se to chovat jako hloupé 128-bit SSE/AVX. Ostatně i SVE2 můžeš degradovat do fixní délky.
.
To že Keller svoji reputaci a všechny prachy vsadil na RISC-V CPU je důležitější ukazatel, než všichni anonymní nýmandi z RWT, a že jich tam je. Linus Torvalds tam kdysi kritizoval ARM a teď najednou jej chválí a používá Apple M1. A to tam patří k těm nejlepším.
.

Třeba tahle prezentace nejsou žádné dojmy (mimochodem tam je poznámka že ARM má přes 1000 instrukcí a rozhodně není RISC ve smyslu jednoduchých instrukcí, naopak ARM je našláplej funkcionalitou víc než CISC akorát bez toho ohavného variabilního CISC kodování):
https://fosdem.org/2023/schedule/event/om_rvv_sve2/attachments/slides/5376/export/events/attachments/om_rvv_sve2/slides/5376/open_media_vector_length.pdf