AVX3, AVX3.1, AVX3.2
O Skylake již víme, že bude vyráběn 14nm procesem a že bude opět dostupný také v klasické desktopové formě, tedy do socketu typu LGA (pravděpodobně však nebude kompatibilní se stávající generací LGA 1150). Další informace již jsou nové: Na uniknuvších slajdech Intel slibuje, že tyto procesory zvednou pomocí zcela nových instrukcí AVX3.2 výkon FPU na dvojnásobek. To zřejmě znamená, že čipy Skylake dostanou (jen nějaké čtyři roky po příchodu AVX) zcela novou generaci instrukcí SIMD, tentokrát s rovnou 512bitovými vektory a tedy dvojnásobnou šířkou.
Slajdy k 14nm procesorům Intel Skylake
Naznačuje to i srovnání s budoucí generací Xeonu Phi Knights Landing. Stávající Xeony Phi mají svou vlastní 512bitovou sadu instrukcí SIMD, které používají vyhrazené registry ZMM. Knights Landing má ale podporovat rozšíření AVX3.1, což by snad mohla být jakási jejich evoluce, zharmonizovaná s klasickými procesory pro PC a ve verzi 3.2 zařazená do Skylake. Tím by se do jisté míry přiblížily architektury obou typů jader. Mimochodem, slajd uvádí výkon Xeonu Phi generace Knights Landing jako více než 3 TFLOPS při dvojité přesnosti, což je trojnásobek výkonu současných Xeonů Phi (v přepočtu na watt to má dělat 14–16 GFLOPS oproti 4–6 GFLOPS u současné 22nm generace).
Otázka je, kam se podělo AVX3 (či 3.0). Při uvedení Xeonů Phi Intel označení AVX3 pro 512bitové vektorové rozšíření nepoužil, byť by se nabízelo, a místo toho jde o „Knights Corner New Instructions“ (KNI). V roadmapě se ale prosté AVX3.0 nenachází ani u žádného následujícího čipu. Možné vysvětlení zde vidím takové, že Intel tyto instrukce rozdělil do dvou generací, podobně jako se sada SSE4 skládá z SSE4.1 (debut v Penrynu) a SSE4.2 (Nehalem), ale samotné SSE4.0 neexistuje. Procesor Skylake by pak zřejmě podporoval jak AVX3.1, tak AVX3.2, zatímco dříve uvedený Xeon Phi Knights Landing jen první půlku.
Slajdy k 14nm procesorům Intel Skylake
DDR4, PCI Express 4.0
Ve slajdech si také můžete přečíst, že platforma Skylake již poběží na pamětech DDR4 a nabídne podporu sběrnice PCI Express 4.0, která je momentálně ještě hudbou daleké budoucnosti (měla by nabízet propustnost až 16 GT/s čili 2 GB/s po jedné lince). Zde je ale třeba upozornit, že slajd se týká Xeonů, a tedy spíše architektury Skylake-E či Skylake-EP. Jak víme, například Sandy Bridge-EP již podporovalo sběrnici PCI Express 3.0, zatímco běžné Sandy Bridge nikoliv. Paměti DDR4 pak má používat již Haswell-E. Je tedy docela možné, že v těchto dvou parametrech se běžné čipy Skylake mohou lišit. Stejně tak zřejmě budou vydány dříve, než odvozené Skylake-EP(?), jehož příchod je naznačen na rok 2016, a Broadwell-EP(?), posazený na rok 2015.
Zmínil jsem, že s věrohodností popsaných materiálů je tak trošku problém. Jejich grafická úprava vypadá legitimně (zcela odpovídá tomu, jak prezentace Intelu obvykle vypadají) a nemám o nich příliš důvodů pochybovat. Nicméně se k nám dostávají ze zvláštního zdroje: ze slajdů k vysokoškolské přednášce v polštině, které byly objeveny na stránkách Technické a vědecké univerzity AGH v Krakově. Je možné, že některý z pedagogů měl k dispozici materiály z Intelu, které nepozorně použil při přednáškách, aniž by si zkontroloval, zda stále nejde o utajované informace. Nezdá se alespoň, že by se tyto materiály předtím někde objevily.
Druhý problém souvisí s nejasným původem – není tak docela jasné, jakého data použité materiály jsou. Soudě například podle toho, že roadmapa začíná rokem 2011, by mohlo jejich stáří v extrémním případě činit až dva roky. Od té doby se mohly plány změnit; ostatně se přímo v prezentaci nachází docela důrazné varování, že jde o předpokládané specifikace (v podstatě vývojové plány a cíle), které ještě mohou být přehodnoceny.
Zdroj: Planet 3DNow! (fórum)
