Názor k článku Intel Thread Director: trumf, díky kterému má fungovat big.LITTLE v procesorech Alder Lake od Alich - Presne. A ja bych jeste pridal opacnou situaci,...

Presne. A ja bych jeste pridal opacnou situaci, kdy se zatizi 1 vlakno na P, potom se zatizi vsechna E a pak se zatizi zbyla vlakna P. Rekneme, ze bude MT uloha, ktera se da paralelizovat jen castecne a stale vyzaduje silny ST. Pak bude vlastne lepsi takovou ulohu bezet na 2 E. Bude se teda presouvat z P na E, nebo to ten reditel vlaken pozna driv, pred prirazenim, treba podle zatizeni pameti, AVX, ..?