Objevily se zvěsti, že AMD se Zen 5 experimentuje i s vyššími kapacity, jmenovitě 2 MB a 3 MB, ale nárůst IPC při vícejádrové zátěži dosahoval jen 4 % při dvojnásobné kapacitě a 7 % při trojnásobné kapacitě (při jednojádrové zátěži byl nárůst IPC zcela zanedbatelný), takže se AMD rozhodla kapacitu L2 cache u této generace nezvyšovat a počkat s tím na některou z příštích generací.
Intel je už zřejmě zoufalej
A pak přijde Apple a zatímco AMD Zen4 nabídne 1 MB L2 cache, tak Apple M2 nabídne 16 MB L2 cache .... pěkný 16-ti násobek :DDD
Komedie bude pokračovat, protože AMD bude podporovat AVX512 zatímco Intel bude podporovat AVX10.1 a 10.2. Takže vlastně to nebude SW kompatibilní. Ještěže to bude kompatibilní s 32-bit 486 a 16-bit 286, protože není nic důležitějšího než si v roce 2024 nativně spustit Dooma.
Co takhle 4 násobek... To už by pravdě mohlo být blíže, při této interpretaci má z4 těch 16MB také...
Tohle je vyloženě o kalkulaci náklady vs přínos, cache žere děsnýho křemíku a blbě škáluje s nižšími nm (proto taky AMD vyvinulo X3D L3)
AVX10 je ale podle všeho subset AVX512, takže přizpůsobit se bude znamenat jen upravit mikrokód procesoru, možná ani to ne, jen nastavit flag u capabilities...
To asi nejde takto srovnávat a s Apple už vůbec ne, Apple ani L3 nepoužívá. U ZEN 5 má být systém cache přepracovaný, čili ani z nějakého srovnání se ZEN 4 nejde vycházet.
Po přečtení věty:
"první procesory Intel pro desktop používajícími nové čipletové paradigma"
Jsem se radoval, že intel se konečně naučí chiplety použitelné v desktopu.
A budeme zase o krůček blíže k singularitě.
Než jsem došel ke větě:
"bude použitý 3nm proces TSMC."
Tak nic. Bez konkurence stojíme na místě a pokrok se nekoná :-(