Názory k článku Mezi nejstahovanější filmy ve Vatikánu patří porno

Nemohl by u té Sabertooth PLX čip komunikovat napřímo přes hypertransport s procesorem? Pak by problém byl lehce vyřešen a propustnost linky by byla s rezervou zabezpečena...

ne, protože hypertransport v CPU komunikuje buď :

A) s dalším CPU (serverové Operony)

B) se severním můstkem ( který má v sobě řadič PCIe 2.0 )

to platí pro socket AM3+ a nižší

FM2 má severní můstek přímo v CPU (APU)

http://img8.rajce.idnes.cz/d0803/5/5104/5104947_f6da876c3cc41678990be49ba2fb6e82/images/OPteron.jpg?ver=2

http://apload.de/bild/53024/890xaD8QA1.jpg

Prostě ze severního můstku to jede jen na rychlosti/propustnosti PCIe 2.0 a je jedno že na té sběrnici sedí PLX přepínač, který udělá z PCIe slotů "PCIe 3.0" protože on sám limitovaný propustností oné sběrnice.

 Co když je to v tomto případě trochu jiné? FX se říká, že v sobě PCIe mají, leč nevyužitý (možná jen softwarově uzamčen). Případně chytřejší mohou být v AMD a Asus. Například SB-E desktop také nemá podporu PCIe 3.0, ale pouze 2.0 (jen serverový umí 3.0 myslím) a přesto to na něm lze rozchodit. Případně teworetická možnost revize můstku???

Našel jsem ještě toto:Je třeba zdůraznit, že druhý konec řadiče je připojený přes 2× PCIe 2.0 ×16 k čipsetu (16 GB/s), takže přenosovou rychlost odpovídající PCIe 3.0 ×16 (15,75 GB/s) mezi čipsetem a grafikou je teoreticky možné dosáhnout jen pro jeden PCIe 3.0 ×16 slot. V případě osazení dvou 3.0 grafik (31,5 GB/s) si plnou rychlostí mohou povídat v rámci řadiče spolu, nikoli už však s čipsetem, který od řadiče PEX odděluje 16GB/s hrdlo.

http://chip-architect.com/news/AMD_Bulldozer.jpg" alt="" width="800" height="1112" />