Odpověď na názor

Ta fomulace je trochu nešťastná, CPU s těmi velikostmi L3 cache nelze vytvořit z menšího než minimálního počtu aktivních CCX (L3:128MBz8CCX,192MBz12CCX,256MBz16CCX). Teoreticky může být použito většího počtu chipletů než je polovina počtu CCX. Za předpokladu platnosti pravidla stejného počtu aktivních core u aktivních CCX.

Myslím, že AMD nikdy neuvedlo zda jsou tyto(jiné) CPU cíleně osazovány, či jde pouze o vhodné "zmetky" se slušnou spotřebou při vyšších taktech.

I když je řada úloh, které z větší cache/core budou profitovat, nejspíš budou i takové, které u těchto modelů prohloubí ztrátu vůči CPU Intelu. Jedním z příkladů by mohl být benchmark N-body, kde se patrně pracuje intenzivně nad relativně malou množinou dat. Větší cache zde tak asi nebude bonusem, zato režie přenosů přes IF mezi CCX může být malusem.