nebude to klasický big-little jako u Intelu, oboje jádra budou "velká" a velmi pravděpodobně budou sdílet stejnou instrukční sadu (narozdíl od hybridní architektury Intelu) Ta "menší" jádra budou ve skutečnosti stejně velká, ale ušetří nějaké místo na cache, tedy díky menší cache bude procesor zabírat méně plochy z celkového CPU čipletu.... Zda AMD ořeže ještě něco jiného ( FPU ? ala Zen APU v Playstation 5 ) není jisté. Co jisté je, že obě verze jader budou podporovat SMT.
L2 sdílenou mezi jádra nemá pouze Apple, ale i málo známý procesor IBM Telur užívaný v mainframech (Nahrazuje procesory řady Z a s POWER moc společného nemá) Efekt je ten, aspoň v podání velké modré, že běžné je to, že ne všechna jádra kapacitu cache plně využijí a jiná jádra by mohla využít víc, ale u dedikované to nejde. Ta unifikovaná to umožňuje a zvedá tak efektivitu procesoru. Telur má L2 natolik velkou, že ani nepotřebuje L4 a dokonce ani L3 cache.
U Intelu ta jádra vychází z odlišných rodin a je to pokažené samotnou implementací. Vypadá to jak šité nouzově horkou jehlou. Jenže u AMD ta jádra vychází z jedné procesorové rodiny a určitě tam nebudou takové potíže s rozdílnou latencí v přístupu na velká a malá jádra. Problémy s instrukční sadou už jsou jen pomyslná třešínka na dortu.
Ian Cutress má o nich dobré video na yt.. jde o to že rychlejší L2 nahradí dohromady větší a pomalejší tradiční řešení (L2+L3+L4) .. o alokaci se stará nějaký cache management na úrovni procesoru.. To je principiálně možné i u kombinaci různých jader.. taky je ale otázka je kolik nových spekulativních útoku to může přinést :-)
del42sa Ta malá jádra budou vyrobena víc zhuštěně na tom křemíku, takže nebudou dosahovat takových taktů, aspoň serverové Zen 4C tak budou udělané, proto jich na tu plochu místo 96 vejde 128. U aplikací, kde je třeba zpracovat větší počet vláken méně náročných, je to lepší přístup. Proto IBM POWER v podstatě ani nejsou velká jádra s multithreadingem ale přímo malá jádra, která některou obslužnou část sdílí jako jedno jádro, ale mají své výkonné jednotky. Čili samotná vlákna jsou slabá, ale je jich tolik, že procesor jako celek je výkonný. Jasná optimalizace na servery.
Ale jde i o to, že jiné úrovně cache jsou s ohledem na jinou rychlost a potřebu nízké latence jinak náročné na počet tranzistorů s ohledem na kapacitu. Ideální by byla sdílená cache pro všechna jádra velikosti L3 a s rychlostí L1, ale to si reálně žádný výrobce nemůže dovolit. U ARM v případě Apple to takový problém není, protože RISC jádra jsou v porovnání s CISC (.86-64) při stejném výkonu jednodušší, tedy tu je rezerva plochy čipu. V případě IBM jsou taky odlišné přístupy. POWER pro "běžné" servery má jinou strukturu cache, víc podobnou Intelu a AMD, než Telur užívaný v mainframech, kde to složitější řešení zákazníci zaplatí.
U Mainframu bych se útoků nebál, to jsou stroje pro jiné užití tam je zajímavé i to, že základní křemík má 8 jader, v patici jsou dva a základní takt je vždy 5 GHz. Typický a nejvíc prodávaný stroj má 256 jader na 5 GHz. Je to kvůli latencím. Odolnost je tak vysoká, ze procesor může přijít o celý kanál RAM a nic se nestane, data se obnoví. Tohle řídí důležité věci náročné na výkon i rychlost realtime zpracování.