Odpověď na názor

Ale jde i o to, že jiné úrovně cache jsou s ohledem na jinou rychlost a potřebu nízké latence jinak náročné na počet tranzistorů s ohledem na kapacitu. Ideální by byla sdílená cache pro všechna jádra velikosti L3 a s rychlostí L1, ale to si reálně žádný výrobce nemůže dovolit. U ARM v případě Apple to takový problém není, protože RISC jádra jsou v porovnání s CISC (.86-64) při stejném výkonu jednodušší, tedy tu je rezerva plochy čipu. V případě IBM jsou taky odlišné přístupy. POWER pro "běžné" servery má jinou strukturu cache, víc podobnou Intelu a AMD, než Telur užívaný v mainframech, kde to složitější řešení zákazníci zaplatí.