Odpověď na názor

".... kde je psáno že napájecí kaskáda musí být na základní desce? Napájecí kaskáda klidně může být u CPU, tak jak to mají všechny mobilní telefony a SBC."

No vždyť to píšu, o tom přece ten argument byl - místo procesoru v socketu by musel být větší modul, kde bude tohle. A cokoliv specifického, což bude víc věcí a skončíte s tím, že tam budou i paměti. Jako u toho EOMA, jako u těch Compute Elementů Intelu...

"Podle Olšana je Socket 7 blíž 8-bitu"

Hmm, problém s porozuměním textu? Tip: podívejte se na letopočty. Socket 7 přišel v roce 1995 (ale jeho specifikace z velké části vycházejí ještě z dřívějšího socketu 5). To je před 28 lety. Je samozřejmě otázka, jaký rok brát coby datum příchodu 8bitů, ale: C64/SPectrum: 1982 (13 let do socketu 7), TRS-80: 1977 (18 let do socketu 7). Takže víte co mi můžete :)

"Podle Olšana Socket 7 neumožňoval L2 cache na CPU jako PII"

To tam napsáno není, vy experte. Možná byste si to měl dostudovat. Pentium 2 mělo cache externě mimo hlavní čip. Proto se bavíme o tom, že byla na separátní sběrnici, tzv. backside busu v kontrastu k front side busu. Toto bylo nutné, protože v jednu dobu, která pokrývala Pentium II a první Athlony a Pentia III, nebylo úplně proveditelné integrovat větší kapacitu L2 cache do procesoru (v CPU ji měly jen Celerony, kde byla L2 cache malinká).

A až si ti pan expert nastuduje, tak zjistí (sarkasmus, měl by to už vědět, když je na socket 7 expert), že u socketu 7 nebylo tohle možné. Pouzdro procesoru nebylo dost velké na to, aby se tam L2 cache vešla. Třeba Pentium Pro bylo takhle řešené, mělo dva čipy v socketu a ne ve slotu, ale ten socket byl IIRC větší a také to asi bylo o dost dražší (důvody proč Intel pak přešel na sloty). Pročež u socket 7 procesorů byla L2 cache na desce - většinu času až do posledních fází jeho existence, o tom za chvíli.

Socket 7 byl pevně zadrátovaný tak, že prostě měl jen sběrnici FSB (front side bus) a procesor neměl žádnou jinou možnost, jak komunikovat. Takže přes ní komunikoval jak s pamětí, jejíž řadič byl v čipsetu venku, tak s cache, která také byla připojená přes čipset. Asi není třeba dodávat, že to limitovalo výkon, když cache, jejíž smysl je v tom, aby poskytovala větší propustnost a nižší latenci, než hlavní RAM, byla nakonec připojená přes stejnou sběrnici, navíc ne moc rychlou.

A to je, o čem byla vůbec řeč, než expert začal bazírovat na úplně nesouvisejících detailech - jednou dané limity socketu se rychle ukázaly být limitující a znemožňující další vývoj, pointa argumentu, proč není reálné, aby dneska mnoho různých CPU různých výrobců mělo společný socket. Že jsem se vůbec namáhal, stejně by to mělo být evidentní pro kohokoli, kdo se aktivně nebrání realitě...

Ale expert radši špičkuje s K6-3 a K6-2+. Ano, dalo se to obejít tak, že se L2 cache integrovala do procesoru jako na pozdějších Athlonech a Pentiích III. Jenže to bylo realizovatelné až na těch nejpozdějších procesorech K6 - revize K6-III a K6-2+. A teď domácí úloha pro experta. Podívejte se na aukro a zkuste si takový koupit. Zjistíte, že jsou řádově vzácnější a dražší než obyčejná K6ka. To proto, že to přišlo pozdě, bylo jich málo, tehdy to ještě bylo výrobně drahé.

Žádný další z těch ostatních výrobců procesorů pro socket 7 se do toho stádia ani nedostal. Takže reálně to bylo tak, že fixní specifikace socketu jejich procesory omezovaly tím, že zpomalovaly cache na desce, přesně jak jsem to říkal.

A mimochodem. Původní procesory Nexgen, z jejichž architektury AMD udělalo K6ku, měly separátní front side bus a druhou sběrnici zvlášť pro cache. Pokud by to u K6 bylo zachováno, měla by lepší výkon. Ale AMD z ekonomických a praktických důvodů procesory předělalo na socket 7, a to právě znamenalo, že L2 cache komunikovala přes FSB a byla pomalejší.

P.S. Celé tohle rozvinutí jsem nedal do původního komentáře proto, že je to dlouhatánské a týká se to minoritního případu, tak nějak jsem doufal, že mě za to nebudou "experti" chytat za slovo. (inb4 přednáška o S5/S7)

7. 8. 2023, 12:14 editováno autorem komentáře