Docela by mne zajímalo jak to bude s 7900X3D jelikož je to čiplet jak budou rozděleny ? 6+6 znamenalo by to že s 3D pamětí to bude šesti jádro ? nebo je jeden čiplet 8+4 jádro ? pokud je každý čiplet 6+6 nebude to oproti 7800x3D pomalejší ? jen nápad v čipletech se nevyznám.
Prakticky určitě to bude 6+6, dosud vždycky procesory měly kvůli rovnováze ty počty jader v CCX sejné. V některých hrách by to asi mohlo trochu suboptimální být, ale bude to menší hendikep, než je jakým je šest jader u 7600X, protože kdyby hra měla snahu využít víc jak šest jader, tak pořád můžou trochu pomoct jádra z druhého čipletu.
Proč se ptám. Na odkazu níže Anandtech testoval jako u předešlých dvouchipletových Ryzenů (3950X a 5950X) core-to-core latenci. Zatímco v rámci vlastní L3 cache to osciluje někde okolo 15nm, pro latence mezi jádry na odlišných CCD činí kolem 80nm. To je víc než latence DDR5 (65-75ns dle rychlosti).
https://www.anandtech.com/show/17585/amd-zen-4-ryzen-9-7950x-and-ryzen-5-7600x-review-retaking-the-high-end/10
Já jsem měl pocit, že do toho měla vstupovat i AI. No každopádně ten list se bude muset nějak updatovat a následně položky z něj předávat CPU přes jádro. Tak či tak, dle mého má být CPU univerzální výpočetní jednotka, poskytující registry a instrukce. Né bazmek, který se bude rozhodovat, jestli hru ve verzi X.Y pustí na jádrech ABCD a ve verzi X.Z už zase jen na jádrech MNLO.
IIRC pro Ryzen 3000 měl ovladač čipsetu AMD (ne že by to s čipsetem souviselo ale bylo to holt integrované tam, protože ovladač CPU není) whitelist a na jeho základě u některých her hýbal s nastavením cache.
Takže by to asi jenom navázalo na tuhle feature, jen teda pak to ovlivňování bude vypadat jinak - jestli to přes SMU/registry změní, která jádra bude firmware označovat za preferovaná nebo jestli to bude přímo komunikovat se schedulerem WIndows, těžko říct.
AMD is said to have confirmed to Paul Alcorn from Tom's Hardware that the decision as to which of the two CCDs of the Ryzen 9 gets the game threads should be made on the basis of a (manually maintained) whitelist. Whether it defines games that use the cache CCD or, on the contrary, protects titles from it, one can only speculate at the moment.
A jaká je tedy teoretická propustnost mezi chiplety? Oficialni schemata zminuji rychlost přenosu chipletIOD Write:16B/Read:32B/cyklus (je tím míněn jeden cyklus Infinity Fabric@2600MHz?). V takovém případě by šlo asi o R:82GB/s(W:41GB/s).
https://www.techpowerup.com/review/amd-ryzen-9-7950x/images/arch30.jpg
Abychom zůstali v kontextu jednoho chipletu, u 7700X se udává L3 cache bandwidth cca R:800MB/s/W:800MB/s. To by bylo řádově více.
Možná se ve výpočtech pletu (či vycházím z chybných předpokladů), pak prosím o opravu z Vaší strany. Děkuji.