"a zdá se, že už pomalu blíží čas,"
Chybí "se".
"mít efektivní přenosovou rychlost/takt 5200 MHz"
Chápu, že označení touto jednotkou (MHz) je často používané, ale mohlo by být zmíněno, že to je špatně a paměť ve skutečnosti pracuje na svém rozhraní s polovičním taktem (2600 MHz) a 5200 je pak maximální teoretická rychlost datového přenosu v Mb/s. Dvojnásobná oproti frekvenci kvůli "double data rate".
"se DDR4 dostala jenom na 3200 MHz"
Stejný případ jako výše, DDR4 se dostala na 1600 MHz, tedy na 3200 Mb/s.
"Čipy DDR5 jsou v tomto pokusném prvním stádiu již s kapacitou 16 GB (tedy 2 GB)."
Místo "16 GB" (bajty) má být "16 Gb" (bity).
Doufejme, že si AMD po zřejmých omezeních 2990WX uvědomilo to, že cesta k celkovému vyššímu výkonu při větším počtu jader vede i přes odpovídající průchodnost/latenci paměťového systému. Uvidíme jaký nakonec přístup zvolí, zda centrální IO die v kombinaci s výrazným zvětšením L3(L4?) a podporou rychlejších paměti. Výrobci modulů by také mohli přidat v podpoře rychlejších ECC paměti (unbuffered i registered), těch dnešních 2666MHz je zbytečným limitem.
Abych rekl pravdu nemam tuseni. Ale to "pockam" neni o cekani na nove, ale o nedostatku vykonu stareho.
Mame doma i7 Haswell a i7 Skylake, absolutne ani jedno dneska furt netrpi nedostatkem vykonu a to mame konec 2018. Jestlize teda Hynix rika, ze DDR5 budou venku ve 2020, tak na zaklade meho predpokladu, ze stejne jako na konci 2018 i po cely rok 2019 budu mit na stavajicim stale vykonu dostatek. Dal si netroufam odhadovat, jestli za rok a neco teda ve 2020 uz budu novy procesor potrebovat, ale da se predpokladat, ze nekdy behem ery DDR5 ho potrebovat budu. Proto mi s ohledem na to, ze uz za rok a neco bude DDR5 venku podle Hynixu prijde rozumne si na DDR5 pockat.
Cesta v určitých úlohách určitě povede přes kombinované využití CPU/GPU (spojení universální síly CPU a masivního paralelismu GPU). Nakonec v HPC to je již déle vidět z čelních míst TOP500. V domácím trhu to samozřejmě kromě v her může být oblast zpracování multimédií. Na screenshotu je vidět jak při seeku videa (4K Trailer) se zapojí obé CPU i GPU.
http://www.monitos.cz/tmp/davinci_resolve_seek.png
AdoredTV naznačil, že by IO čip nemusel mít L4 Cache, ale mohl by mít paměť, která by obsahovala kopii obsahu Cache jednotlivých čipů.
Takže v momentě, kdy by jádro x potřebovalo data z jádra y (jádra jsou na rozdílných čipech), nemuselo by jádro y šahat do jádra y skrz IO čip, ale stačilo by šáhnout jen do IO čipu.
AdoredTV to ve videu vysvětlil lépe.